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CPGEI (Mestrado) Antonio Gortan

Defesa Pública de Mestrado do Programa de Pós-Graduação em Engenharia Elétrica e Informática Industrial
Quando 09/12/2011
das 10h00 até 12h00
Onde Sala de Defesas C301
Nome do Contato Walter Godoy Junior
Participantes Prof. Walter Godoy Junior , Dr. Orientador - UTFPR
Banca examinadora:
Prof. Walter Godoy Junior , Dr. Presidente - UTFPR
Prof. Jaime Portugheis , Dr. - UNICAMP
Prof. Volnei A. Pedroni , Dr. - UTFPR
Prof. Emilio G. Wille , Dr. - UTFPR
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Otimização de algoritmos de decodificação de códigos de bloco por conjuntos de informação visando sua implementação em hardware

Resumo: Este trabalho tem como finalidade realizar uma análise teórica dos processos envolvidos na decodificação de códigos de bloco lineares por meio de conjuntos de informação visando otimizar esses procedimentos para viabilizar sua implementação em hardware de forma eficiente através do uso de FPGAs. Em especial quatro contribuições são apresentadas com essa finalidade: uma versão modificada do algorítimo de Dorsch, um conjunto de algorítimos para determinar as candidatas mais prováveis e dimensionar sua quantidade de acordo com ganho de codificação desejado aproximando seu desempenho ao do decodificador de máxima verossimilhança, uma versão implementável em hardware do critério de parada BGW e a obtenção de critérios para o dimensionamento da quantidade de intervalos de quantização a utilizar.
Palavras-chave: códigos de bloco lineares, decodificação por decisão suave, conjuntos de informação, critérios de parada, quantização, hardware programável, FPGAs.

Optimization of information set decoding of block codes aiming its hardware implementation.

Abstract: The purpose of this work is to undertake a theoretical analysis of the processes involved in soft-decision linear block codes information set decoding aiming at their efficient hardware implementation through FPGAs. Accordingly, four contributions to this goal are presented: a modified version of the Dorsch algorithm, a set of algorithms to determine the most reliable candidates and to gauge their quantity according desired coding gain, approaching its performance to the maximum likelihood decoder, a hardware implementable version of the BGW stop rule and the attainment of design criteria for the number of quantization intervals to apply.
Keywords: linear block codes, soft-decision decoding, information sets, stop rules, quantization, programmable hardware, FPGAs.

Lista de publicações:
GORTAN, JANSINSKI, R. P., GODOY, W. Jr., PEDRONI, Volney A. Hardware Friendly Implementation of Soft Information Set Decoders. International Telecommunications Symposium, Manaus, 2010 (ITS2010).

GORTAN, JANSINSKI, R. P., GODOY, W. Jr., PEDRONI, Volney A. Achieving Near-MLD Performance with Soft Information-Set Decoders Implemented in FPGAs. 2010 Asia Pacific Conference on Circuits and Systems, Kuala Lumpur, Malaysia (APCCAS2010).

JASINSKI, R. P., PEDRONI, V. A., GORTAN, A., GODOY, W. Jr. GF(2) Matrix Inversion in Hardware with O(N) Time Complexity. International Conference on Reconfigurable Computing and FPGAs, Cancun, Mexico, 2010 (ReConFig2010).


FUNG, W. H. C., GORTAN, A., GODOY, W. Jr., A Review Study on Image Digital Watermarking. Tenth International Conference on Networks, St. Maarten, 2011.

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