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CPGEI (Mestrado): Daniel Mealha Cabrita-26/02/15

Defesa Pública de Mestrado do Programa de Pós-Graduação em Engenharia Elétrica e Informática Industrial
Quando 26/02/2015
das 14h00 até 17h00
Onde Sede Central: Sala B-205
Nome do Contato Prof. Carlos Raimundo Erig Lima
Participantes Prof. Carlos Raimundo Erig Lima, Dr. - Orientador UTFPR
Prof. Walter Godoy Jr., Dr. - Co-orientador UTFPR
Banca examinadora:
Prof. Carlos Raimundo Erig Lima, Dr. - Presidente UTFPR
Prof. Oscar da Costa Gouveia Filho, Dr. - UFPR
Prof. Jean Marcelo Simão, Dr. - UTFPR
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Simulador de Alta Velocidade em FPGA de Circuitos LUT de Lógica Combinacional de Topologia Arbitrária para Algoritmos Evolucionários

Resumo: Este trabalho apresenta uma arquitetura para simulação de circuitos de lógica combinacional de topologia arbitrária, visando interfaceamento com algoritmos evolutivos para fins de geração de hardware. A implementação é em FPGA utilizando a técnica VRC. O simulator permite circuitos compostos por LUTs de número de entradas parametrizável. A livre interconectividade entre as LUTs permite a construção de circuitos cíclicos. A arquitetura é modular e de interfaceamento simples. Alta performance é obtida através do uso de múltiplos módulos de simulação em paralelo, trazendo resultados que ultrapassam os obtidos em outros trabalhos utilizando DPR.
Palavras-chave: lógica combinacional, simulador de circuito, LUT, FPGA, algoritmos evolucionários, hardware evolutivo, programação genética, circuito virtual reconfigurável

A Fast Simulator in FPGA for LUT-based Combinational Logic Circuits of Arbitrary Topology for Evolutionary Algorithms

Abstract: This work presents an architecture for simulation of combinational logic circuits of arbitrary topology, meant to be interfaced with evolutionary algorithms for hardware generation. It was implemented in FPGA using the VRC technique. The simulator allows for circuits composed of LUTs of parametrizable number of imputs. The free interconectivity between LUTs allows the construction of cyclic circuits. The architecture is modular and of simple interfacing. High performance is obtained by the use of multiple simulation modules in parallel, bringing results that surpass the ones obtained from other works based on DPR.
Keywords: combinational logic, circuit simulator, LUT, FPGA, evolutionary algorithms, evolving hardware, genetic programming, virtual reconfigurable circuit

Lista de publicações:

CABRITA, DANIEL M. ; GODOY, WALTER ; LOPES, HEITOR S. . A FAST MODULAR SIMULATOR FOR COMBINATIONAL LOGIC CIRCUITS GENERATED BY GENETIC ALGORITHM. IN: 2013 IEEE CONGRESS ON EVOLUTIONARY COMPUTATION (CEC), 2013, CANCUN. 2013 IEEE CONGRESS ON EVOLUTIONARY COMPUTATION. V. 1. P. 2797-172.

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