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CPGEI (Mestrado): Maicon Bruno Hofmann-15/03/16

Defesa Pública de Mestrado do Programa de Pós-Graduação em Engenharia Elétrica e Informática Industrial
Quando 15/03/2016
das 14h00 até 17h00
Onde Sede Central: Sala: C-301
Nome do Contato Prof. André Augusto Mariano
Participantes Prof. André Augusto Mariano, Dr. Orientador - UTFPR
Profa. Sibilla Batista da Luz França, Dra. Co-orientadora - OPET
Banca examinadora:
Prof. Luis Henrique Assumpção Lolis, Dr. Presidente - UFPR
Prof. André Augusto Mariano, Dr. - UTFPR
Prof. Glauber Gomes de Oliveira Brante, Dr. - UTFPR
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Implementação em FPGA de compensadores de desvios para conversor analógico digital intercalado

Resumo: Este trabalho apresenta a modelagem e implementação em FPGA de sistemas digitais de compensação de desvios para TIADC. O desenvolvimento de todo este trabalho seguiu uma metodologia top-down. Seguindo esta metodologia foi elaborada a modelagem comportamental de um TIADC de dois canais e seus respectivos desvios de offset, ganho e clock skew em Simulink. Além da modelagem comportamental de sistemas digitais para a compensação destes desvios. Para o desvio de clock skew foi utilizada a compensação através de filtros de delay fracionário, mais especificamente, a eficiente estrutura de Farrow. A definição de qual método seria utilizado para o projeto do filtro, e da estrutura de Farrow, exigiu um estudo de diversos métodos de projeto apresentados na literatura. Os sistemas digitais de compensação modelados foram convertidos em código VHDL, para implementação e validação em FPGA. A validação destes sistemas foi realizada utilizando a metodologia de teste FPGA In Loop. Os resultados obtidos com os compensadores de desvio do TIADC demonstram o elevado ganho de desempenho fornecido por estas estruturas. Além deste resultado, este trabalho ilustra o potencial das metodologias de desenvolvimento, implementação e teste em FPGA utilizadas para a obtenção destes compensadores.
Palavras-chave: Conversor analógico digital intercalado, Farrow, Clock Skew, FPGA, Modelagem Simulink

Fpga implementation of time interleaved analog to digital converter mismatches compensators

Abstract:This work presents the modeling and FPGA implementation of digital TIADC mismatches compensation systems. The development of the whole work follows a top-down methodology. Following this methodology was developed a two channel TIADC behavior modeling and their respective offset, gain and clock skew mismatches on Simulink. In addition was developed digital mismatch compensation system behavior modeling. For clock skew mismatch compensation fractional delay filters were used, more specifically, the efficient Farrow struct. The definition of wich filter design methodology would be used, and wich Farrow structure, required the study of various design methods presented in literature. The digital compensation systems models were converted to VHDL, for FPGA implementation and validation. These system validation was carried out using the test methodology FPGA In Loop . The results obtained with TIADC mismatch compensators show the high performance gain provided by these structures. Beyond this result, these work illustrates the potential of design, implementation and FPGA test methodologies.
Keywords:Time Interleaved ADC, Farrow, Clock Skew, FPGA, Simulink Modeling

Lista de publicações:

HOFMANN, M. B. et al. FPGA Implementation of Farrow Structure for TIADC Clock Skew Compensation. In:XXXIII Simpósio Brasileiro de Telecomunicações 2015(SBrT2015.Juiz de Fora, Brazil: [s.n.], 2015.

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