WEBMAIL
CPGEI (Qualificação) Sibilla Batista da Luz França
Exame de Qualificação de Doutorado do Programa de Pós-Graduação em Engenharia Elétrica e Informática Industrial
| O que |
|
|---|---|
| Quando |
15/12/2011 de 09:30 até 12:00 |
| Onde | Sala de Defesas C301 |
| Nome do Contato | Prof. Volnei A. Pedroni |
| Participantes |
Prof. Volnei A. Pedroni, Dr., Orientador - UTFPR Banca examinadora: Prof. Volnei A. Pedroni, Dr., Presidente - UTFPR Prof. Oscar da Costa Gouveia Filho, Dr. - UFPR Prof. Walter Godoy Junior, Dr. - UTFPR |
| Adicionar evento ao calendário |
vCal
iCal
|
Implementação Otimizada para um Novo Decodificador Baseado em Conjuntos de Informação
Resumo: Códigos corretores de erros estão presentes em basicamente todos os sistemas modernos de comunicação e armazenamento de dados. Erros durante essas operações são quase inevitáveis devido ao ruído e interferências nos meios de comunicação. Quando um sistema exige alto desempenho, os correspondentes algoritmos (codificador e decodificador) são implementados em hardware. A implementação VLSI para um novo decodificador de informação baseado em conjunto de informação, de decisão suave, é parte de um amplo projeto criado com o objetivo de criar um decodificador capaz de atingir performance semelhante ao maximum likelihood decoding (MLD), porém com hardware muito mais simples. Visando simplificar o hardware, o primeiro passo foi modificar o algoritmo original de Dorsch para reduzir o número de ciclos de clock necessários para decodificar uma mensagem. As principais modificações realizadas foram no procedimento de eliminação de Gauss Jordan e no número de palavras código candidatas, que foram consideravelmente reduzidas em relação ao MLD. Este algoritmo modificado foi primeiramente implementado utilizando linguagem de descrição de hardware e avaliado em diferentes famílias de FPGAs. O último passo, que é o foco desta tese, é implementar o decodificador como um dispositivo dedicado (ASIC), utilizando tecnologia CMOS. Nesta implementação, cada bloco é cuidadosamente projetado com o objetivo de que o melhor desempenho possível seja atingido, demonstrando a viabilidade do decodificador proposto neste projeto.
Palavras-chave: Códigos Corretores de Erros. Decodificador. Conjunto de Informação. VLSI. ASIC. CMOS.
Optimized VLSI Implementation for a Novel Soft Information Set Decoder
Abstract: Error-correcting codes are present in basically all modern data communications and data storage systems. Errors during these operations are almost inevitable because of noise and interference in communication channels. When top-performance is required, the corresponding algorithms (encoder + decoder) are implemented in hardware. The optimized VLSI implementation for a novel soft information set deco1der is part of a broad project, targeting the development of a new decoder capable of achieving near maximum likelihood decoding (MLD) performance, possibly with a much simpler hardware. Aiming to simplify the hardware, the first step was to modify the original Dorsch algorithm to reduce the number of clock cycles needed to decode a message. The main modifications performed were in the Gauss Jordan elimination procedure and the in the number of candidate codewords, which was highly reduced with respect to MLD. This modified algorithm was first implemented using a hardware description language and evaluated in different FPGA families. The last step, which is the focus of this dissertation, is to implement the decoder as a dedicated device (ASIC), using CMOS technology. In this implementation, each block is carefully designed to achieve the best possible performance, demonstrating the feasibility of the decoder proposed in the project.
Keywords: Error-correcting Codes. Decoder. Information Set. VLSI. ASIC. CMOS.
Lista de publicações:
FRANÇA, S. B. L.; JASINSKI, R. P.; PEDRONI, V. A. “An Efficient VLSI Implementation for the Soft Information-Set Decoding Algorithm”, Proc. 11th Microelectronics Students Forum (SFORUM 2011). João Pessoa, 2011.
